verilog
github.comネタです。 一応動きます。Input,Reg,Wireと演算でグラフを作り、Session内のrunメソッドのfeed_dictでInputに(tensorflowのplaceholderにするよう)に値を渡します。 Sessionを抜けると回路モジュール(modtest.sv)とテストモジュール(test.sv)が作…
HDLアドベントカレンダー2015の記事です。 FPGAにwavelet treeを用いた簡潔データ構造を実装したという論文を紹介します。PDPTA'15(International Conference on Parallel and Distributed Processing Techniques and Applications)という学会で発表されたよ…
ルーターで競技プログラミングという記事をみて、色々なアーキテクチャで競技プログラミングができることを知りました(採点はしてくれませんが)。 紹介されていたTopcoder SRM 596のDiv 1の250点問題をFPGAで解くモジュールを作成してみました。
Altera社のツールQSysについての細かい事項メモ generate文の2重ループが使える。 ただしgenerate文にはラベルが必要 例: genvar i,j; generate for(i=0;i<16;i=i+1)begin :rep_tmpx assign tmpx[i]=(idx==i)?(i<<1):0; end for(j=0;j<16;j=j+1)begin :rep_…
AlteraのSoC開発ツールQsysではAvalon busに独自に作成した回路モジュールを接続することができます。 その際にAvalon busの仕様にあるinput,output信号をモジュールでは定義する必要があります。Qsysでの設定手順と一緒にまとめます。 この記事は基本的には…
組み込み系やハードウェア開発の最初の一歩としてボード上のLEDをチカチカさせるというのがありますが、 あまりもプリミティブすぎて面白みがない、モチベーションがわきづらいという意見があります。 そこでソフトウェアの言語や環境の入門でよくある"Hello…