Veriflowについて

verilog ネタ

github.comネタです。一応動きます。Input,Reg,Wireと演算でグラフを作り、Session内のrunメソッドのfeed_dictでInputに(tensorflowのplaceholderにするよう)に値を渡します。 Sessionを抜けると回路モジュール(modtest.sv)とテストモジュール(test.sv)が作…

2015-12-19

簡潔データ構造のFPGA実装について

FPGA verilog

HDLアドベントカレンダー2015の記事です。 FPGAにwavelet treeを用いた簡潔データ構造を実装したという論文を紹介します。PDPTA'15(International Conference on Parallel and Distributed Processing Techniques and Applications)という学会で発表されたよ…

2014-02-11

FPGAで競技プログラミング

FPGA verilog

ルーターで競技プログラミングという記事をみて、色々なアーキテクチャで競技プログラミングができることを知りました(採点はしてくれませんが)。紹介されていたTopcoder SRM 596のDiv 1の250点問題をFPGAで解くモジュールを作成してみました。

2013-03-04

QsysとverilogのTIPS

FPGA verilog

Altera社のツールQSysについての細かい事項メモ generate文の２重ループが使える。ただしgenerate文にはラベルが必要例: genvar i,j; generate for(i=0;i<16;i=i+1)begin :rep_tmpx assign tmpx[i]=(idx==i)?(i<<1):0; end for(j=0;j<16;j=j+1)begin :rep_…